數(shù)字邏輯與計(jì)算機(jī)組成

前言
第1章　二進(jìn)制編碼1
1.1　計(jì)算機(jī)系統(tǒng)概述1
1.1.1　馮諾依曼結(jié)構(gòu)計(jì)算機(jī)1
1.1.2　程序的表示與執(zhí)行3
1.1.3　計(jì)算機(jī)系統(tǒng)抽象層5
1.2　二進(jìn)制數(shù)的表示6
1.2.1　計(jì)算機(jī)的外部信息和內(nèi)部數(shù)據(jù)6
1.2.2　進(jìn)位計(jì)數(shù)制7
1.2.3　二進(jìn)制數(shù)與其他計(jì)數(shù)制數(shù)之間的轉(zhuǎn)換8
1.3　數(shù)值型數(shù)據(jù)的編碼表示11
1.3.1　定點(diǎn)數(shù)的編碼11
1.3.2　整數(shù)的表示16
1.3.3　浮點(diǎn)數(shù)的表示18
1.3.4　十進(jìn)制數(shù)的二進(jìn)制編碼表示21
1.4　非數(shù)值型數(shù)據(jù)的編碼表示22
1.4.1　邏輯值的表示22
1.4.2　西文字符的表示22
1.4.3　漢字的表示24
1.5　數(shù)據(jù)的寬度和存儲24
1.5.1　數(shù)據(jù)的寬度和單位24
1.5.2　數(shù)據(jù)的存儲和排列順序26
1.6　本章小結(jié)27
習(xí)題27
第2章　數(shù)字邏輯基礎(chǔ)30
2.1　邏輯門和數(shù)字抽象30
2.1.1　邏輯門30
2.1.2　數(shù)字抽象32
2.1.3　CMOS晶體管34
2.1.4　CMOS電路電氣特性39
2.2　布爾代數(shù)41
2.2.1　公理系統(tǒng)41
2.2.2　定理42
2.3　邏輯關(guān)系描述45
2.3.1　邏輯函數(shù)45
2.3.2　真值表與波形圖45
2.3.3　邏輯函數(shù)的標(biāo)準(zhǔn)表示46
2.4　邏輯函數(shù)的化簡與變換48
2.4.1　代數(shù)法化簡48
2.4.2　卡諾圖法化簡49
2.4.3　邏輯函數(shù)變換52
2.5　本章小結(jié)54
習(xí)題54
第3章　組合邏輯電路56
3.1　組合邏輯電路概述56
3.1.1　組合邏輯電路構(gòu)成規(guī)則56
3.1.2　邏輯電路圖57
3.1.3　兩級和多級組合邏輯電路59
3.1.4　組合邏輯電路設(shè)計(jì)59
3.1.5　非法值和高阻態(tài)61
3.2　典型組合邏輯部件設(shè)計(jì)62
3.2.1　譯碼器和編碼器62
3.2.2　多路選擇器和多路分配器65
3.2.3　半加器和全加器67
3.3　組合邏輯電路時序分析68
3.3.1　傳輸延遲和最小延遲68
3.3.2　競爭冒險(xiǎn)70
3.4　本章小結(jié)70
習(xí)題71
第4章　時序邏輯電路74
4.1　時序邏輯電路概述74
4.1.1　時序邏輯與有限狀態(tài)機(jī)74
4.1.2　時序邏輯電路的基本結(jié)構(gòu)76
4.1.3　時序邏輯電路的定時77
4.2　鎖存器和觸發(fā)器77
4.2.1　雙穩(wěn)態(tài)元件77
4.2.2　SR鎖存器78
4.2.3　D鎖存器79
4.2.4　D觸發(fā)器79
4.2.5　T觸發(fā)器81
4.3　同步時序邏輯設(shè)計(jì)82
4.3.1　同步時序邏輯設(shè)計(jì)步驟82
4.3.2　狀態(tài)圖/狀態(tài)表設(shè)計(jì)83
4.3.3　狀態(tài)化簡和狀態(tài)編碼86
4.3.4　電路設(shè)計(jì)和分析88
4.4　典型時序邏輯部件設(shè)計(jì)92
4.4.1　計(jì)數(shù)器92
4.4.2　寄存器和寄存器堆95
4.4.3　移位寄存器97
4.5　本章小結(jié)100
習(xí)題100
第5章　FPGA設(shè)計(jì)和硬件描述語言103
5.1　可編程邏輯器件和FPGA設(shè)計(jì)103
5.1.1　可編程邏輯器件103
5.1.2　存儲器陣列106
5.1.3　FPGA設(shè)計(jì)概述109
5.1.4　專用集成電路110
5.2　HDL概述111
5.2.1　VHDL和Verilog HDL111
5.2.2　基于HDL的數(shù)字電路設(shè)計(jì)流程112
5.3　Verilog語言簡介116
5.3.1　模塊、端口和實(shí)例化116
5.3.2　標(biāo)識符、常量和注釋117
5.3.3　數(shù)據(jù)類型118
5.3.4　運(yùn)算符及其優(yōu)先級121
5.4　Verilog的建模方式125
5.4.1　三種建模方式125
5.4.2　行為建模中的過程語句129
5.5　Verilog代碼實(shí)例136
5.5.1　組合邏輯代碼實(shí)例136
5.5.2　時序邏輯代碼實(shí)例137
5.6　本章小結(jié)139
習(xí)題140
第6章　運(yùn)算方法和運(yùn)算部件143
6.1　基本運(yùn)算部件143
6.1.1　串行進(jìn)位加法器143
6.1.2　并行進(jìn)位加法器145
6.1.3　帶標(biāo)志加法器147
6.1.4　算術(shù)邏輯部件149
6.2　定點(diǎn)數(shù)運(yùn)算150
6.2.1　補(bǔ)碼加減運(yùn)算150
6.2.2　原碼加減運(yùn)算152
6.2.3　移碼加減運(yùn)算153
6.2.4　原碼乘法運(yùn)算153
6.2.5　補(bǔ)碼乘法運(yùn)算158
6.2.6　快速乘法器160
6.2.7　原碼除法運(yùn)算163
6.2.8　補(bǔ)碼除法運(yùn)算168
6.3　浮點(diǎn)數(shù)運(yùn)算170
6.3.1　浮點(diǎn)數(shù)加減運(yùn)算171
6.3.2　浮點(diǎn)數(shù)乘除運(yùn)算176
6.4　本章小結(jié)179
習(xí)題179
第7章　指令系統(tǒng)182
7.1　指令系統(tǒng)概述182
7.2　指令系統(tǒng)設(shè)計(jì)183
7.2.1　操作數(shù)和尋址方式183
7.2.2　操作類型和操作碼編碼186
7.2.3　標(biāo)志信息的生成與使用188
7.2.4　指令系統(tǒng)風(fēng)格190
7.2.5　異常和中斷處理192
7.3　指令系統(tǒng)實(shí)例：RISC-V架構(gòu)193
7.3.1　RISC-V指令系統(tǒng)概述194
7.3.2　RISC-V指令參考卡196
7.3.3　基礎(chǔ)整數(shù)指令集199
7.3.4　可選擴(kuò)展指令集204
7.4　本章小結(jié)206
習(xí)題207
第8章　中央處理器212
8.1　CPU概述212
8.1.1　CPU的基本功能212
8.1.2　CPU的基本組成213
8.1.3　數(shù)據(jù)通路與時序控制215
8.1.4　計(jì)算機(jī)性能與CPU時間216
8.2　單周期CPU設(shè)計(jì)218
8.2.1　指令功能的描述219
8.2.2　單周期數(shù)據(jù)通路的設(shè)計(jì)220
8.2.3　控制器的設(shè)計(jì)231
8.2.4　時鐘周期的確定239
8.3　多周期CPU設(shè)計(jì)240
8.3.1　多周期數(shù)據(jù)通路的設(shè)計(jì)240
8.3.2　硬連線控制器設(shè)計(jì)244
8.3.3　微程序控制器設(shè)計(jì)246
8.3.4　帶異常處理的CPU設(shè)計(jì)247
8.4　流水線CPU設(shè)計(jì)251
8.4.1　流水線CPU概述251
8.4.2　指令的流水段分析252
8.4.3　流水線數(shù)據(jù)通路的設(shè)計(jì)255
8.4.4　流水線控制器的設(shè)計(jì)259
8.5　流水線冒險(xiǎn)及其處理261
8.5.1　結(jié)構(gòu)冒險(xiǎn)261
8.5.2　數(shù)據(jù)冒險(xiǎn)262
8.5.3　控制冒險(xiǎn)266
8.6　高級流水線技術(shù)271
8.6.1　靜態(tài)多發(fā)射處理器272
8.6.2　動態(tài)多發(fā)射處理器275
8.7　本章小結(jié)277
習(xí)題278
第9章　存儲器層次結(jié)構(gòu)282
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