高速數(shù)字電路的電源分配網(wǎng)絡設計（PDN）

第1章 高速數(shù)字電路的PDN\t1
1．1 PDN與SI、PI和EMI\t1
1．1．1 PDN是SI、PI和EMI的公共互連基礎\t1
1．1．2 優(yōu)良的PDN設計是SI、PI和EMI的基本保證\t1
1．2 高速數(shù)字電路的PDN拓撲結(jié)構(gòu)\t3
1．3 基于目標阻抗的PDN設計\t4
1．3．1 目標阻抗的定義\t4
1．3．2 基于目標阻抗的PDN設計方法\t6
1．3．3 利用目標阻抗計算去耦電容的電容量\t8
1．4 基于功率傳輸?shù)腜DN設計方法\t9
1．4．1 穩(wěn)壓電源電路的反應時間\t10
1．4．2 去耦電容的去耦時間\t10
1．4．3 電源系統(tǒng)的輸出阻抗\t11
1．4．4 利用電源驅(qū)動的負載計算電容量\t12
1．5 平面PDN的一維分布模型\t12
1．5．1 去耦網(wǎng)絡的瞬態(tài)響應\t12
1．5．2 去耦網(wǎng)絡的穩(wěn)態(tài)響應\t13
1．5．3 功率傳輸延遲的估算\t14
第2章 PDN中的電阻\t16
2．1 電阻的基本特性\t16
2．1．1 電阻的u-i特性\t16
2．1．2 電阻的串聯(lián)和并聯(lián)\t17
2．2 高速數(shù)字電路中的電阻\t19
2．2．1 電阻的阻抗頻率特性\t19
2．2．2 互連線的電阻\t23
2．2．3 單位長度電阻\t27
2．2．4 方塊電阻\t29
2．2．5 非理想互連與電源/地平面突變的影響\t29
2．2．6 趨膚效應的影響\t30
第3章 PDN中的電容\t32
3．1 電容的基本特性\t32
3．1．1 電容的電容量\t32
3．1．2 電容的電壓-電流關系\t33
3．1．3 電容的串聯(lián)和并聯(lián)\t34
3．2 電容的頻率特性\t35
3．2．1 電容的阻抗頻率特性\t35
3．2．2 電容的衰減頻率特性\t36
3．3 電容的ESR和ESL特性\t37
3．4 片狀電容的使用\t38
3．4．1 片狀電容的選擇\t38
3．4．2 片狀電容的PCB設計注意事項\t38
3．5 低ESL的電容\t41
3．5．1 低ESL電容的結(jié)構(gòu)\t41
3．5．2 低ESL電容的阻抗頻率特性\t42
3．6 片狀三端子電容\t43
3．6．1 片狀三端子電容的頻率特性\t43
3．6．2 使用三端子電容減小ESL\t45
3．6．3 三端子電容的PCB布局與等效電路\t45
3．6．4 三端子電容的應用\t47
3．7 X2Y電容\t48
3．7．1 采用X2Y電容替換穿心式電容\t48
3．7．2 X2Y電容的封裝形式和尺寸\t48
3．7．3 X2Y電容的應用與PCB布局\t49
3．8 可藏于PCB基板內(nèi)的電容\t51
3．9 PCB的電容\t52
3．9．1 PCB的平行板電容\t52
3．9．2 PCB的導線電容\t53
3．9．3 PCB的導線互容\t54
3．9．4 PCB的過孔電容\t57
3．10 埋入式電容\t58
3．10．1 埋入式電容技術簡介\t58
3．10．2 埋入式電容技術的應用\t60
3．11 IC封裝的電容\t62
第4章 PDN中的電感\(zhòng)t64
4．1 電感的基本特性\t64
4．1．1 電感的電感量\t64
4．1．2 電感的電壓-電流關系\t65
4．1．3 電感的串聯(lián)和并聯(lián)\t65
4．2 電感的頻率特性\t67
4．2．1 電感的阻抗頻率特性\t67
4．2．2 電感的Q值頻率特性\t67
4．2．3 電感的電感值頻率特性\t69
4．3 電感的電感值DC電流特性\t70
4．4 電感的選擇\t71
4．5 互感\(zhòng)t72
4．5．1 互感現(xiàn)象\t72
4．5．2 耦合系數(shù)\t73
4．5．3 耦合電感上的電壓-電流關系\t73
4．5．4 兩相鄰通路與導線間的“互感耦合”\t74
4．6 局部電感\(zhòng)t75
4．6．1 局部自感\(zhòng)t75
4．6．2 局部互感\(zhòng)t75
4．7 回路電感\(zhòng)t76
4．7．1 導線回路的電感\(zhòng)t76
4．7．2 回路面積對電感的影響\t77
4．7．3 環(huán)形線圈的回路電感\(zhòng)t78
4．7．4 兩根相鄰導線的回路電感\(zhòng)t78
4．8 PCB的電感\(zhòng)t78
4．8．1 PCB導線的電感\(zhòng)t78
4．8．2 PCB過孔的電感\(zhòng)t80
4．8．3 PCB導線的互感\(zhòng)t81
4．8．4 PCB電源/地平面電感\(zhòng)t82
4．9 IC封裝的電感\(zhòng)t82
4．10 貼裝電感\(zhòng)t85
4．10．1 電容貼裝電感\(zhòng)t85
4．10．2 IC貼裝電感\(zhòng)t86
4．11 電感引起的“地彈”及其控制\t86
4．11．1 “地彈”\t86
4．11．2 “地彈”的控制\t88
4．12 同時開關噪聲（SSN）\t90
4．12．1 SSN的成因\t90
4．12．2 片上開關\t91
4．12．3 片外開關\t93
4．12．4 降低SSN的一些措施\t94
4．13 LC電路的阻抗特性\t96
4．13．1 LC串聯(lián)電路的阻抗特性\t96
4．13．2 LC并聯(lián)電路的阻抗特性\t96
第5章 PDN中的PCB電源/地平面\t98
5．1 PCB電源/地平面的功能和設計原則\t98
5．1．1 PCB電源/地平面的功能\t98
5．1．2 PCB電源/地平面的設計原則\t99
5．2 PCB電源/地平面疊層和層序\t101
5．2．1 4層板的電源/地平面設計\t101
5．2．2 6層板的電源/地平面設計\t103
5．2．3 8層板的電源/地平面設計\t105
5．2．4 10層板的電源/地平面設計\t107
5．3 PCB電源/地平面的疊層電容\t109
5．4 PCB電源/地平面的中間介質(zhì)的影響\t110
5．5 PCB電源/地平面的層耦合\t111
5．6 PCB電源/地平面的諧振\t112
5．7 電源平面上的電源島結(jié)構(gòu)\t113
5．8 利用EBG結(jié)構(gòu)抑制PCB電源/地平面的SSN\t114
5．8．1 EBG結(jié)構(gòu)簡介\t114
5．8．2 EBG結(jié)構(gòu)的電路模型\t115
5．8．3 EBG的單元結(jié)構(gòu)\t118
5．8．4 基于Sierpinski曲線的分形EBG結(jié)構(gòu)\t130
5．8．5 平面級聯(lián)式EBG結(jié)構(gòu)\t132
5．8．6 選擇性內(nèi)插式EBG結(jié)構(gòu)\t133
5．8．7 多周期平面的EBG結(jié)構(gòu)\t134
5．8．8 垂直級聯(lián)式EBG結(jié)構(gòu)\t135
5．8．9 嵌入多層螺旋平面的EBG結(jié)構(gòu)\t139
5．8．10 接地層開槽隔離型EBG結(jié)構(gòu)\t139
5．8．11 狹縫型UC-EBG電源平面\t142
5．8．12 嵌入螺旋諧振環(huán)結(jié)構(gòu)的電源平面\t143
第6章 PDN中的去耦電路\t145
6．1 去耦電路的結(jié)構(gòu)與特性\t145
6．1．1 去耦電路的基本結(jié)構(gòu)\t145
6．1．2 數(shù)字IC電源噪聲的產(chǎn)生\t147
6．1．3 測量去耦電路性能的測量點\t149
6．1．4 去耦電路的插入損耗測量\t149
6．2 插入損耗特性\t150
6．2．1 電容的插入損耗特性\t150
6．2．2 電感和鐵氧體磁珠的插入損耗特性\t152
6．3 影響電容噪聲抑制效果的因素\t153
6．3．1 電容頻率特性的影響\t153
6．3．2 噪聲路徑與電容的安裝位置\t154
6．3．3 外圍電路阻抗的影響\t160
6．3．4 電容的并聯(lián)和反諧振\t161
6．4 LC濾波器（去耦電路）\t165
6．4．1 使用一個電感的去耦電路\t165
6．4．2 電感器的插入損耗\t166
6．4．3 鐵氧體磁珠的插入損耗\t167
6．4．4 LC濾波器的插入損耗特性\t171
6．4．5 使用電感時的注意事項\t175
6．5 使用去耦電容抑制電源電壓波動\t176
6．5．1 數(shù)字IC的電流和電壓波動\t176
6．5．2 電源阻抗和電壓波動之間的關系\t176
6．5．3 電壓波動計算模型\t177
6．5．4 抑制電流波動的尖峰\t179
6．5．5 抑制脈沖寬度較寬的電流波動\t180
6．6 使用去耦電容降低IC的電源阻抗\t181
6．6．1 電源阻抗的計算模型\t181
6．6．2 IC電源阻抗的計算\t182
6．6．3 電容靠近IC放置的允許距離\t183
6．7 去耦電容的組合特性\t187
6．7．1 去耦電容的電流供應模式\t187
6．7．2 IC電源的目標阻抗\t187
6．7．3 去耦電容組合的阻抗特性\t188
6．7．4 PCB上的目標阻抗\t190
6．8 去耦電容的容量計算\t192
6．8．1 計算去耦電容容量的模型\t192
6．8．2 確定目標阻抗\t192
6．8．3 確定大容量電容的容量\t193
6．8．4 確定板電容的容量\t194
6．8．5 確定板電容的安裝位置\t195
6．8．6 減少ESLcap\t195
6．9 m? 級超低目標阻抗設計\t196
6．9．1 組合多個電容達到m? 級目標阻抗\t196
6．9．2 m? 級超低目標阻抗電源系統(tǒng)設計實例\t197
6．10 去耦電容的選擇\t202
第7章 PDN中的電壓調(diào)整模塊（VRM）\t207
7．1 DC-DC開關穩(wěn)壓器電路\t207
7．1．1 DC-DC轉(zhuǎn)換器的拓撲結(jié)構(gòu)\t207
7．1．2 DC-DC轉(zhuǎn)換器PCB布局的一般原則\t211
7．1．3 DC-DC轉(zhuǎn)換器PCB布局的注意事項\t213
7．1．4 減小DC-DC轉(zhuǎn)換器中的地彈\t218
7．1．5 DC-DC開關型降壓穩(wěn)壓器設計實例\t225
7．1．6 負載點DC-DC轉(zhuǎn)換器\t228
7．2 線性穩(wěn)壓器電源電路\t231
7．2．1 線性穩(wěn)壓器與開關穩(wěn)壓器的差異\t231
7．2．2 LDO線性穩(wěn)壓器簡介\t234
7．2．3 選擇LDO線性穩(wěn)壓器的基本原則\t236
7．2．4 LDO線性穩(wěn)壓器電容選型\t237
7．2．5 LDO線性穩(wěn)壓器設計實例\t246
7．3 模數(shù)混合系統(tǒng)的電源電路結(jié)構(gòu)\t248
7．3．1 模擬前端小信號檢測和放大電路的供電電路\t248
7．3．2 ADC和DAC電源電路的結(jié)構(gòu)形式\t250
7．3．3 混合IC電源電路\t251
7．3．4 模數(shù)混合系統(tǒng)中的PCB電源/地平面設計要點\t254
第8章 設計實例：FPGA的PDN設計\t263
8．1 FPGA的PDN模型\t263
8．1．1 FPGA的PDN通用模型\t263
8．1．2 簡化的FPGA的PDN模型\t265
8．2 FPGA的供電要求\t265
8．3 FPGA的PDN設計和驗證\t266
8．3．1 確定FPGA的參數(shù)\t266
8．3．2 去耦網(wǎng)絡設計\t269
8．3．3 模擬\t270
8．3．4 性能測量\t271
8．3．5 優(yōu)化去耦網(wǎng)絡設計\t273
8．3．6 存在問題的分析和改進\t278
8．4 VirtexTM-5 FPGA的PDN設計實例\t279
8．4．1 VirtexTM-5 FPGA的VRM\t279
8．4．2 必需的PCB去耦電容\t281
8．4．3 替代電容\t282
8．4．4 PCB設計檢查項目\t283
8．4．5 VirtexTM-5的PCB布局實例\t288
8．5 仿真工具\t289
8．5．1 常用的一些PDN設計和仿真EDA工具\t289
8．5．2 Altera PDN設計工具\t290
8．5．3 TI公司的FPGA電源管理解決方案和設計工具\t296
8．6 FPGA電源電路設計實例\t300
8．6．1 Xilinx? VirtexTM-5 FPGA的電源解決方案\t300
8．6．2 Xilinx? VirtexTM-6 FPGA的微型電源解決方案\t303
8．6．3 Xilinx? VirtexTM-6和SpartanTM-6 FPGA的電源解決方案\t307
8．6．4 Xilinx? SpartanTM-3、VirtexTM-Ⅱ、VirtexTM-ⅡPro的電源管理解決方案\t311
8．6．5 Altera? Cyclone? FPGA電源電路\t312
8．6．6 Altera? Arria ⅡGX FPGA開發(fā)板電源電路\t315
8．7 多電源系統(tǒng)的監(jiān)控和時序控制\t328
8．7．1 電源時序控制和跟蹤類型\t328
8．7．2 多電源系統(tǒng)的監(jiān)控和時序控制設計實例\t329
8．7．3 模擬電壓和電流監(jiān)控\t331
8．7．4 時序控制和監(jiān)控的結(jié)合\t331
8．7．5 電源余量微調(diào)\t332
8．7．6 開關調(diào)節(jié)器的同步\t334
參考文獻\t335