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內(nèi)容簡(jiǎn)介

　　本書(shū)為“十二五”普通高等教育本科國(guó)家級(jí)規(guī)劃教材，曾榮獲全國(guó)高等學(xué)校優(yōu)秀教材獎(jiǎng)、優(yōu)秀教材全國(guó)特等獎(jiǎng)、科技進(jìn)步二等獎(jiǎng)和優(yōu)秀教材一等獎(jiǎng)。本次修訂進(jìn)一步弱化了中規(guī)模器件屬性，突出了組合與時(shí)序基本單元模塊的原理，加強(qiáng)了用Verilog HDL設(shè)計(jì)實(shí)現(xiàn)邏輯電路的相關(guān)內(nèi)容，A/D、D/A轉(zhuǎn)換器的內(nèi)容更加貼近實(shí)際應(yīng)用。全書(shū)共11章，分別是：數(shù)字邏輯概論，邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)，邏輯門(mén)電路，組合邏輯電路，鎖存器和觸發(fā)器，時(shí)序邏輯電路，半導(dǎo)體存儲(chǔ)器， FPGA和CPLD，脈沖波形的變換與產(chǎn)生，數(shù)模與模數(shù)轉(zhuǎn)換器，數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)。附錄中列出電氣簡(jiǎn)圖用圖形符號(hào) 二進(jìn)制邏輯單元（GB/T 4728.12—2008）簡(jiǎn)介，常用邏輯符號(hào)對(duì)照表，編寫(xiě)Verilog HDL測(cè)試模塊。本書(shū)可作為高等學(xué)校電氣類(lèi)、電子信息類(lèi)、自動(dòng)化類(lèi)等專(zhuān)業(yè)“數(shù)字電子技術(shù)基礎(chǔ)”課程的教材，也可供相關(guān)工程技術(shù)人員參考。