CMOS模擬集成電路版圖設(shè)計：基礎(chǔ)、方法與驗證

前言
第1章先進集成電路器件1
1.1概述1
1.2平面全耗盡絕緣襯底上硅（FD-SOI）MOSFET4
1.2.1采用薄氧化埋層的原因5
1.2.2超薄體中的二維效應(yīng)8
1.3FinFET11
1.3.1三柵以及雙柵FinFET12
1.3.2實際中的結(jié)構(gòu)選擇19
1.4基于gm/ID的設(shè)計方法20
1.4.1模擬集成電路的層次化設(shè)計20
1.4.2gm/ID設(shè)計方法所處的地位21
1.4.3gm/ID設(shè)計方法的優(yōu)勢22
1.4.4基于Vov的設(shè)計方法23
1.4.5gm/ID設(shè)計方法詳述27
1.4.6基于gm/ID的設(shè)計實例31
第2章CMOS模擬集成電路版圖基礎(chǔ)33
2.1CMOS模擬集成電路設(shè)計流程33
2.2CMOS模擬集成電路版圖定義36
2.3CMOS模擬集成電路版圖設(shè)計流程37
2.3.1版圖規(guī)劃38
2.3.2版圖設(shè)計實現(xiàn)39
2.3.3版圖驗證40
2.3.4版圖完成41
2.4版圖設(shè)計通用規(guī)則42
2.5版圖布局44
2.5.1對稱約束下的晶體管級布局45
2.5.２版圖約束下的層次化布局46
2.6版圖布線50
2.7CMOS模擬集成電路版圖匹配設(shè)計54
2.7.1CMOS工藝失配機理54
2.7.2元器件版圖匹配設(shè)計規(guī)則56
第3章Cadence Virtuoso 617版圖設(shè)計工具59
3.1Cadence Virtuoso 617界面介紹59
3.1.1Cadence Virtuoso 617 CIW界面介紹60
3.1.2Cadence Virtuoso 617 Library Manager界面介紹66
3.1.3Cadence Virtuoso 617 Library Path Editor操作介紹85
3.1.4Cadence Virtuoso 617 LayoutEditor界面介紹96
3.2Virtuoso 基本操作124
3.2.1創(chuàng)建圓形124
3.2.2創(chuàng)建矩形125
3.2.3創(chuàng)建路徑126
3.2.4創(chuàng)建標識名127
3.2.5調(diào)用器件和陣列128
3.2.6創(chuàng)建接觸孔和通孔130
3.2.7創(chuàng)建環(huán)形圖形131
3.2.8移動命令132
3.2.9復(fù)制命令133
3.2.10拉伸命令134
3.2.11刪除命令135
3.2.12合并命令135
3.2.13改變層次關(guān)系命令136
3.2.14切割命令138
3.2.15旋轉(zhuǎn)命令139
3.2.16屬性命令140
3.2.17分離命令141
3.2.18改變形狀命令142
3.2.19版圖層擴縮命令143
第4章SIEMENS Calibre版圖驗證工具145
4.1SIEMENS Calibre版圖驗證工具簡介145
4.2SIEMENS Calibre版圖驗證工具調(diào)用145
4.2.1采用Virtuoso Layout Editor內(nèi)嵌方式啟動146
4.2.2采用Calibre圖形界面啟動147
4.2.3采用Calibre View查看器啟動149
4.3SIEMENS Calibre DRC驗證151
4.3.1Calibre DRC驗證簡介151
4.3.2Calibre nmDRC界面介紹153
4.3.3Calibre nmDRC驗證流程舉例159
4.4SIEMENS Calibre nmLVS驗證170
4.4.1Calibre nmLVS驗證簡介170
4.4.2Calibre nmLVS界面介紹170
4.4.3Calibre nmLVS驗證流程舉例183
4.5SIEMENS Calibre寄生參數(shù)提取(PEX)194
4.5.1Calibre PEX驗證簡介194
4.5.2Calibre PEX界面介紹194
4.5.3Calibre PEX流程舉例204
第5章Calibre驗證文件213
5.1Virtuoso Techfile214
5.1.1Virtuoso Techfile內(nèi)容214
5.1.2修改示例215
5.2Virtuoso Layer Map217
5.2.1Virtuoso Layer Map內(nèi)容217
5.2.2示例：Virtuoso Layer Map修改方法218
5.3Virtuoso Symbol CDF218
5.3.1Virtuoso Symbol CDF內(nèi)容219
5.3.2示例：Virtuoso參數(shù)修改方法219
5.4SVRF語言221
5.4.1SVRF基本符號使用222
5.4.2SVRF基本math function222
5.4.3SVRF基本格式222
5.4.4Layer Operations運算輸出224
5.5DRC rule225
5.5.1DRC rule內(nèi)容225
5.5.2DRC rule主要operation226
5.5.3DRC rule驗證方法227
5.5.4修改示例227
5.6LVS(PEX)規(guī)則230
5.6.1LVS rule內(nèi)容230
5.6.2LVS rule器件定義231
5.6.3LVS rule驗證方法232
5.6.4示例：pdio18e2r LVS rule添加方法232
第6章CMOS模擬集成電路版圖設(shè)計與驗證流程234
6.1設(shè)計環(huán)境準備234
6.2單級跨導(dǎo)放大器電路的建立和前仿真240
6.3跨導(dǎo)放大器版圖設(shè)計251
6.4跨導(dǎo)放大器版圖驗證與參數(shù)提取262
6.5跨導(dǎo)放大器電路后仿真279
6.6輸入輸出單元環(huán)設(shè)計285
6.7主體電路版圖與輸入輸出單元環(huán)的連接293
6.8導(dǎo)出GDSII文件298
第7章運算放大器的版圖設(shè)計301
7.1運算放大器基礎(chǔ)301
7.2運算放大器的基本特性和分類302
7.2.1運算放大器的基本特性302
7.2.2運算放大器的性能參數(shù)303
7.2.3運算放大器的分類307
7.3單級折疊共源共柵運算放大器的版圖設(shè)計312
7.4兩級全差分密勒補償運算放大器的版圖設(shè)計317
7.5電容—電壓轉(zhuǎn)換電路版圖設(shè)計322
第8章帶隙基準源與低壓差線性穩(wěn)壓器的版圖設(shè)計329
8.1帶隙基準源的版圖設(shè)計329
8.1.1帶隙基準源基本原理329
8.1.2帶隙基準源版圖設(shè)計實例335
8.2低壓差線性穩(wěn)壓器的版圖設(shè)計339
8.2.1低壓差線性穩(wěn)壓器的基本原理340
8.2.2低壓差線性穩(wěn)壓器版圖設(shè)計實例342
第9章模/數(shù)轉(zhuǎn)換器的版圖設(shè)計347
9.1性能參數(shù)347
9.1.1靜態(tài)參數(shù)348
9.1.2動態(tài)特性351
9.1.3功耗指標353
9.1.4抖動353
9.2模/數(shù)轉(zhuǎn)換器的結(jié)構(gòu)及版圖設(shè)計354
9.2.1快閃型模/數(shù)轉(zhuǎn)換器(Flash ADC)354
9.2.2快閃型模/數(shù)轉(zhuǎn)換器版圖設(shè)計357
9.2.3流水線模/數(shù)轉(zhuǎn)換器基礎(chǔ)(Pipelined ADC)363
9.2.4流水線模/數(shù)轉(zhuǎn)換器版圖設(shè)計371
9.2.5逐次逼近模/數(shù)轉(zhuǎn)換（SuccessiveApproximationADC)373
9.2.6逐次逼近模/數(shù)轉(zhuǎn)換器版圖設(shè)計377
9.2.7Sigma-Delta模/數(shù)轉(zhuǎn)換器381
9.2.8Sigma-Delta調(diào)制器版圖設(shè)計398
第10章Calibre LVS常見錯誤解析400
10.1LVS錯誤對話框（RVE對話框）400
10.2誤連接408
10.3短路410
10.4斷路411
10.5違反工藝原理412
10.6漏標416
10.7元件參數(shù)錯誤417
參考文獻419