高速串行收發(fā)器原理及芯片設(shè)計（基于JESD204B標準）

定　價：￥89.00

作　者：	唐枋，李世平，陳卓
出版社：	科學(xué)出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787030664792	出版時間：	2022-03-01	包裝：	平裝
開本：	16開	頁數(shù)：	170	字數(shù)：

內(nèi)容簡介

　　最近幾年，我國相控陣雷達系統(tǒng)對超高度數(shù)據(jù)轉(zhuǎn)換器（ADDA）芯片提出了明確的需求，為了支撐星載ADDA與FPGA、DSP等算法處理芯片之間的超高速互聯(lián)，國內(nèi)許多研究機構(gòu)都參與到了具有確定性延遲的SerDes接口芯片研制工作中。首先，《高速串行收發(fā)器原理及芯片設(shè)計——基于JESD204B標準》研究JESD204B協(xié)議的基本內(nèi)容，整理其關(guān)鍵技術(shù)，分析204B控制器的確定性延遲機制，探討收發(fā)器PHY的系統(tǒng)結(jié)構(gòu)和重要的參數(shù)設(shè)置。其次，《高速串行收發(fā)器原理及芯片設(shè)計——基于JESD204B標準》分別針對發(fā)送端和接收端，詳細分析和描述JESD204B控制器的協(xié)議與數(shù)字電路設(shè)計實現(xiàn)。然后，《高速串行收發(fā)器原理及芯片設(shè)計——基于JESD204B標準》基于55 nm1p7m_RF工藝，采用數(shù)?；旌显O(shè)計完成了JESD204B收發(fā)器PHY的電路設(shè)計實現(xiàn)，重點詳述了發(fā)送機中的串行化器和終端檢測、接收機的自適應(yīng)連續(xù)時間均衡器、離散時間判決反饋均衡器以及解串器設(shè)計。最后，《高速串行收發(fā)器原理及芯片設(shè)計——基于JESD204B標準》介紹了基于混合信號的JESD204B收發(fā)器的系統(tǒng)仿真方案和關(guān)鍵仿真結(jié)果。

作者簡介

暫缺《高速串行收發(fā)器原理及芯片設(shè)計（基于JESD204B標準）》作者簡介

圖書目錄

目錄
第1章緒論 1
1.1 JESD204B簡介 1
1.2 設(shè)計目標 4
1.3 本章小結(jié) 4
第2章 JESD204B收發(fā)器的功能、架構(gòu)、端口描述 5
2.1 JESD204B協(xié)議概述 5
2.1.1 JESD204B收發(fā)器的系統(tǒng)架構(gòu) 5
2.1.2 JESD204B IP的架構(gòu) 7
2.2 JESD204B控制器（數(shù)字協(xié)議部分） 9
2.3 異步FIFO 11
2.4 JESD204B收發(fā)器PHY的結(jié)構(gòu) 11
2.5 JESD204B收發(fā)器的重要參數(shù)配置 12
2.6 本章小結(jié) 15
第3章 JESD204B發(fā)送端協(xié)議分析及設(shè)計實現(xiàn) 16
3.1 JESD204B發(fā)送端協(xié)議分析 16
3.1.1 傳輸層協(xié)議分析 16
3.1.2 加擾協(xié)議分析 19
3.1.3 加擾協(xié)議分析 23
3.1.4 確定性延遲 29
3.2 JESD204B發(fā)送端的數(shù)字電路設(shè)計 33
3.2.1 設(shè)計指標 33
3.2.2 整體架構(gòu)設(shè)計 33
3.2.3 JESD204B發(fā)送機傳輸層設(shè)計 34
3.2.4 JESD204B發(fā)送機鏈路層功能電路設(shè)計 38
3.2.5 JESD204B發(fā)送機狀態(tài)控制器設(shè)計 52
3.2.6 SPI從機設(shè)計 57
3.2.7 時鐘數(shù)據(jù)接口規(guī)范 59
3.3 本章小結(jié) 60
第4章 JESD204B接收端協(xié)議分析及設(shè)計實現(xiàn) 61
4.1 JESD204B接收端協(xié)議分析 61
4.1.1 數(shù)據(jù)鏈路層 61
4.1.2 碼組同步 61
4.1.3 對齊字符插入 63
4.1.4 初始化通道對齊 64
4.1.5 確定性延遲 66
4.2 JESD204B接收端關(guān)鍵的數(shù)字電路設(shè)計 68
4.2.1 解擾器的設(shè)計原理及實現(xiàn)方案 68
4.2.2 Comma檢測器設(shè)計原理及實現(xiàn)方案 73
4.2.3 8B/10B解碼器設(shè)計原理及實現(xiàn)方案 76
4.2.4 解幀器的設(shè)計原理及實現(xiàn)方案 89
4.2.5 控制字符檢測與替換的設(shè)計原理及實現(xiàn)方案 95
4.2.6 多通道對齊及確定性延遲的設(shè)計原理及實現(xiàn)方案 98
4.2.7 控制器狀態(tài)機的設(shè)計原理及實現(xiàn)方案 102
4.3 本章小結(jié) 109
第5章 JESD204B高速串行發(fā)送機設(shè)計 110
5.1 系統(tǒng)架構(gòu) 110
5.2 電路實現(xiàn) 110
5.3 本章小結(jié) 114
第6章 JESD204B高速串行接收機設(shè)計 115
6.1 系統(tǒng)架構(gòu) 115
6.2 自適應(yīng)CTLE 116
6.3 采樣電路 116
6.3.1 采樣電路結(jié)構(gòu) 116
6.3.2 偏置電流模塊 120
6.3.3 差模放大 121
6.4 非線性均衡器DFE 122
6.5 時鐘恢復(fù)器 122
6.5.1 CDR系統(tǒng)簡介 122
6.5.2 CDR具體分析及實現(xiàn) 126
6.5.3 CDR建模 129
6.6 本章小結(jié) 136
第7章系統(tǒng)仿真結(jié)果 137
7.1 控制器仿真結(jié)果 137
7.1.1 擾碼有效 137
7.1.2 SPI讀寫操作 138
7.1.3 兩條通道發(fā)送不同數(shù)據(jù) 139
7.1.4 多芯片同步 140
7.1.5 環(huán)路測試 147
7.1.6 多芯片同步異常測試 148
7.1.7 正常發(fā)送功能 151
7.1.8 可測試性設(shè)計的驗證 156
7.1.9 極限速率的測試 159
7.2 時鐘仿真結(jié)果 160
7.3 接收機仿真結(jié)果 162
7.4 本章小結(jié) 168
第8章結(jié)論 169