CMOS模擬集成電路全流程設(shè)計

定　價：￥129.00

作　者：	李金城
出版社：	機械工業(yè)出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787111737063	出版時間：	2023-11-01	包裝：	平裝-膠訂
開本：	16開	頁數(shù)：	408	字數(shù)：

內(nèi)容簡介

　　本書理論與實踐并重，為讀者提供CMOS模擬集成電路全流程設(shè)計的理論與實踐指導，以及與設(shè)計流程有關(guān)的背景知識和重要理論分析，同時配有相關(guān)的設(shè)計訓練，包括具體案例和EDA 軟件的操作與使用方法。本書搭建完整的知識體系，幫助讀者全面了解和掌握模擬集成電路設(shè)計的理論與方法。本書不僅包括從器件版圖結(jié)構(gòu)原理到芯片設(shè)計的完整流程，而且還對集成電路設(shè)計中重要的實際問題進行了分析和討論，使讀者得到完整的理論與實踐指導，從而具備直接從事CMOS 模擬集成電路設(shè)計工作的基本能力。本書可為集成電路行業(yè)從業(yè)人員提供參考，同時也可以供相關(guān)專業(yè)學生學習使用。

作者簡介

　　李金城北京交通大學副教授，中國科學院微電子所博士，清華大學電子系博士后，長期從事集成電路教學和科研工作，在模擬集成電路設(shè)計和數(shù)字集成電路設(shè)計領(lǐng)域都具有豐富的教學和實踐經(jīng)驗。主要研究領(lǐng)域包括混合信號集成電路設(shè)計、衛(wèi)星導航芯片設(shè)計。主持和參加了多項國家自然基金項目，并擁有多項發(fā)明專利。

圖書目錄

前言
第1章　CMOS模擬集成電路設(shè)計概述1
1.1　 CMOS 模擬集成電路設(shè)計的重要性與挑戰(zhàn) 1
1.2　 CMOS 模擬集成電路設(shè)計流程簡介 2
1.3　如何學好模擬集成電路設(shè)計 2
1.4　的shell 命令和vi 基礎(chǔ) 3
1.5　本章小結(jié) 8
知識點鞏固練習題 8
第2 章　 CMOS 器件與原理圖輸入 10
2.1　半導體與CMOS 工藝 10
2.2　 MOS 管 15
2.3　 CMOS 電阻 19
2.4　 CMOS 電容 25
2.5　 CMOS 電感 30
2.6　 CMOS 二極管 31
2.7　 CMOS 雙極晶體管 33
2.8　 CMOS 工藝PDK 35
2.9　有源負載共源極放大器原理圖輸入 36
2.10　 Library、Cell 和View 46
2.11　 symbol view 的自動生成方法 48
2.12　 schematic entry 注意事項 52
2.13　本章小結(jié) 53
知識點鞏固練習題 53
第3 章　 Spice 原理與Cadence 仿真 54
3.1　 Spice 簡介 54
3.2　 Spice 器件模型 55
3.3　 Spice 基本語法舉例分析 55
3.4　 Spice 文件結(jié)構(gòu) 58
3.5　靜態(tài)工作點仿真（.op）與直流掃描仿真（.dc） 59
3.6　直流二重掃描與MOS 管I-V 特性曲線 67
3.7　瞬態(tài)仿真（.tran） 72
3.8　交流仿真（.ac）和常用波形操作技術(shù) 80
3.9　工藝角仿真和波形顯示方法 88
3.10　溫度掃描與帶隙參考源入門 96
3.11　 PVT 仿真 117
3.12　蒙特卡羅分析 123
3.13　噪聲原理與噪聲分析（.noise） 128
3.14　 Spice 仿真收斂問題 138
3.15　本章小結(jié) 140
知識點鞏固練習題 140
第4 章　版圖基本操作與技巧 142
4.1　元件例化與單層顯示 142
4.2　打散Pcell 分析圖層屬性 146
4.3　畫矩形和多邊形 150
4.4　移動、復制、旋轉(zhuǎn)與鏡像翻轉(zhuǎn) 151
4.5　拉伸與切割 152
4.6　精確尺寸與嚴格對齊 153
4.7　打孔與跨層畫線 161
4.8　保護環(huán)原理與Multipart Path 自動畫法 163
4.9　合并與組建cell 174
4.10　 Edit in Place 176
4.11　版圖操作綜合練習 177
4.12　本章小結(jié) 180
知識點鞏固練習題 181
第5 章　版圖設(shè)計、驗證與后仿真 183
5.1　版圖設(shè)計規(guī)則 183
5.2　版圖平面規(guī)劃與布局布線 186
5.3　 CS_stage 版圖設(shè)計 188
5.4　 CS_stage DRC 190
5.5　 CS_stage LVS 195
5.6　 CS_stage RCX/PEX 201
5.7　 CS_stage 后仿真 209
5.8　 CS_stage 版圖的導出與導入 214
5.9　本章小結(jié) 216
知識點鞏固練習題 216
第6 章　版圖設(shè)計的重要問題與優(yōu)化處理方法 218
6.1　金屬電遷移與電壓降 218
6.2　靜電放電 219
6.3　閂鎖效應 221
6.4　天線效應 223
6.5　金屬密度和多晶硅密度 224
6.6　淺槽隔離及其擴散區(qū)長度效應和擴散區(qū)間距效應 225
6.7　傾斜角度離子注入與陰影效應 226
6.8　阱鄰近效應 227
6.9　柵間距效應 227
6.10　版圖匹配 228
6.11　源漏共用與棒圖 240
6.12　版圖優(yōu)化的設(shè)計原則與方法 243
6.13　版圖設(shè)計的可制造性設(shè)計 245
6.14　本章小結(jié) 247
知識點鞏固練習題 247
第7 章　 IO Pad 249
7.1　鈍化窗口與Bonding 249
7.2　 IO Pad 結(jié)構(gòu) 250
7.3　 Pad 庫 251
7.4　 Padframe 257
7.5　芯片封裝 259
7.6　本章小結(jié) 260
知識點鞏固練習題 260
第8 章　差分運算放大器原理與全流程設(shè)計案例 262
8.1　共源極放大器分析基礎(chǔ) 262
8.2　差分運算放大器結(jié)構(gòu)分析 270
8.3　相位裕度與密勒補償 274
8.4　 gm、W/L 及μnCOX 的計算 282
8.5　運算放大器主要性能指標 291
8.6　折疊式共源共柵放大器電路設(shè)計與仿真 312
8.6.1　設(shè)計指標 312
8.6.2　電路結(jié)構(gòu)規(guī)劃 312
8.6.3　手工計算 314
8.6.4　原理圖輸入與仿真 319
8.6.5　 PVT 仿真與優(yōu)化 330
8.6.6　其他設(shè)計指標的仿真 336
8.7　二級折疊式共源共柵放大器版圖設(shè)計與后仿真 359
8.7.1　器件形狀調(diào)整與局部版圖單元劃分 359
8.7.2　單器件版圖單元設(shè)計 360
8.7.3　匹配器件版圖單元設(shè)計 364
8.7.4　主體單元布局與布線 369
8.7.5　功能模塊版圖單元設(shè)計 370
8.7.6　版圖的后處理 373
8.7.7　寄生參數(shù)提取與后仿真 374
8.8　本章小結(jié) 375
知識點鞏固練習題 376
第9 章　四運放芯片設(shè)計與COB 封裝測試 377
9.1　 Padframe 規(guī)劃與頂層電路設(shè)計 377
9.2　創(chuàng)建Pad 版圖、符號圖和電路圖 379
9.3　 Padframe 版圖設(shè)計與驗證 387
9.4　整體芯片版圖搭建、驗證與后仿真 390
9.5　 MPW 流片與封裝測試 397
9.6　本章小結(jié) 401
知識點鞏固練習題 401
參考文獻 402
參考答案 403