123,123

內(nèi)容簡(jiǎn)介

　　《FPGA芯片設(shè)計(jì)與測(cè)試技術(shù)研究》圍繞基于SRAM的FPGA，針對(duì)島狀的架構(gòu)，對(duì)FPGA的各個(gè)模塊進(jìn)行了詳細(xì)的分析和設(shè)計(jì)，并設(shè)計(jì)了可擴(kuò)展的FPGA配置電路及可靠全局信號(hào)網(wǎng)絡(luò)，同時(shí)對(duì)FPGA進(jìn)行了抗輻照改進(jìn)設(shè)計(jì)。封測(cè)結(jié)果表明，改進(jìn)的設(shè)計(jì)具有較好的抗干擾性能及較高的抗輻照特性，以上結(jié)果應(yīng)用到了規(guī)模為6000門、20萬(wàn)門、30萬(wàn)門、60萬(wàn)門、100萬(wàn)門等多個(gè)FPGA設(shè)計(jì)中。

作者簡(jiǎn)介

暫缺《FPGA芯片設(shè)計(jì)與測(cè)試技術(shù)研究》作者簡(jiǎn)介

圖書目錄

第1章緒論
1．1 研究背景
1．1．1 FPGA分類及特點(diǎn)
1．1．2 FPGA國(guó)內(nèi)外發(fā)展概況
1．2 FPGA研究的目標(biāo)和意義
1．3 本書主要工作
第2章 CLB、IOB及布線設(shè)計(jì)
2．1 可編程邏輯塊設(shè)計(jì)
2．1．1 FPGA高性能查找表的設(shè)計(jì)與實(shí)現(xiàn)
2．1．2 CLB算術(shù)邏輯及快速進(jìn)位鏈的設(shè)計(jì)
2．2 輸入輸出接口設(shè)計(jì)
2．2．1 I/O接口簡(jiǎn)介
2．2．2 可編程I/O接口的原理與設(shè)計(jì)
2．3 布線結(jié)構(gòu)設(shè)計(jì)和層構(gòu)擴(kuò)展技術(shù)
2．3．1 布線結(jié)構(gòu)概述
2．3．2 布線結(jié)構(gòu)設(shè)計(jì)
2．3．3 層構(gòu)設(shè)計(jì)
2．3．4 層構(gòu)中的開關(guān)設(shè)計(jì)
2．3．5 層構(gòu)的拼接與互聯(lián)
2．4 本章小結(jié)
第3章 FPGA的配置電路設(shè)計(jì)
3．1 基于JTAG的FPGA配置電路
3．1．1 基于JTAG的配置過(guò)程
3．1．2 配置控制結(jié)構(gòu)
3．1．3 CRC校驗(yàn)?zāi)K
3．1．4 設(shè)計(jì)驗(yàn)證與物理實(shí)現(xiàn)
3．2 易擴(kuò)展配置電路的設(shè)計(jì)
3．2．1 FPGA啟動(dòng)過(guò)程
3．2．2 配置電路設(shè)計(jì)
3．3 本章小結(jié)
第4章全局信號(hào)網(wǎng)絡(luò)的設(shè)計(jì)
4．1 FPGA配置單元抗干擾維持電路設(shè)計(jì)實(shí)現(xiàn)
4．1．1 FPGA配置單元設(shè)計(jì)和噪聲容限仿真
4．1．2 抗干擾低壓維持結(jié)構(gòu)原理
4．1．3 設(shè)計(jì)與實(shí)現(xiàn)
4．1．4 物理實(shí)現(xiàn)
4．1．5 實(shí)驗(yàn)結(jié)果
4．2 FPGA時(shí)鐘分配網(wǎng)絡(luò)設(shè)計(jì)技術(shù)
4．2．1 FPGA的時(shí)鐘布線結(jié)構(gòu)
4．2．2 利用鎖相環(huán)的時(shí)鐘分配結(jié)構(gòu)
4．3 本章小結(jié)
……
第5章 FPGA的抗輻照加固設(shè)計(jì)
第6章 FPGA的測(cè)試
第7章 FPGA芯片特性
第8章結(jié)束語(yǔ)
參考文獻(xiàn)
附錄