123,123,123

內(nèi)容簡(jiǎn)介

　　本書以FPGA高級(jí)開發(fā)系統(tǒng)為平臺(tái)，安排了12個(gè)實(shí)驗(yàn)，所有實(shí)驗(yàn)均詳細(xì)介紹了實(shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)原理，并且都有詳細(xì)的步驟和源代碼，以確保讀者能夠參照本書內(nèi)容順利完成實(shí)驗(yàn)。每章的最后都安排了任務(wù)，作為本章實(shí)驗(yàn)的延伸和拓展。本書中的程序均按照《Verilog HDL程序設(shè)計(jì)規(guī)范》（LY-STD010―2019）來(lái)編寫，所有實(shí)驗(yàn)均基于模塊化設(shè)計(jì)，以便于將模塊應(yīng)用在不同的項(xiàng)目和產(chǎn)品中。本書配有豐富的資料包，包括FPGA高級(jí)開發(fā)系統(tǒng)原理圖、例程、軟件包、硬件包，以及配套的PPT、視頻等。這些資料會(huì)持續(xù)更新，下載鏈接可通過(guò)微信公眾號(hào)“卓越工程師培養(yǎng)系列”獲取。

作者簡(jiǎn)介

　　鐘世達(dá)，2013年3月畢業(yè)于英國(guó)南安普頓大學(xué)，電子信息專業(yè)，博士學(xué)位。2013年至2016年在英國(guó)南安普敦大學(xué)進(jìn)行博士后研究，2016年至2018年與南安普頓無(wú)線通信研究團(tuán)隊(duì)共同創(chuàng)立英國(guó)AccelerComm公司，致力于將符合5G標(biāo)準(zhǔn)的超低延時(shí)和超高吞吐量的Polar碼算法進(jìn)行芯片的IP化和商業(yè)化。2018年至今在深圳大學(xué)電子與信息工程學(xué)院工作，任助理教授，先后獲得深圳市\(zhòng)

圖書目錄

第1章 FPGA和開發(fā)環(huán)境\t1
1．1 FPGA基礎(chǔ)概念\t1
1．2 FPGA開發(fā)流程\t6
1．3 XC6SLX16芯片介紹\t7
1．4 FPGA開發(fā)工具的安裝和配置\t9
1．5 Verilog HDL語(yǔ)法基礎(chǔ)\t16
1．6 FPGA高級(jí)開發(fā)系統(tǒng)簡(jiǎn)介\t23
1．7 FPGA高級(jí)開發(fā)系統(tǒng)可以開展的部分
實(shí)驗(yàn)\t25
本章任務(wù)\t25
本章習(xí)題\t25
第2章分頻器實(shí)驗(yàn)\t27
2．1 實(shí)驗(yàn)內(nèi)容\t27
2．2 實(shí)驗(yàn)原理\t27
2．3 實(shí)驗(yàn)步驟\t29
本章任務(wù)\t48
本章習(xí)題\t49
第3章流水燈實(shí)驗(yàn)\t50
3．1 實(shí)驗(yàn)內(nèi)容\t50
3．2 實(shí)驗(yàn)原理\t50
3．3 實(shí)驗(yàn)步驟\t52
本章任務(wù)\t56
本章習(xí)題\t56
第4章獨(dú)立按鍵去抖實(shí)驗(yàn)\t57
4．1 實(shí)驗(yàn)內(nèi)容\t57
4．2 實(shí)驗(yàn)原理\t57
4．3 實(shí)驗(yàn)步驟\t61
本章任務(wù)\t67
本章習(xí)題\t67
第5章七段數(shù)碼管顯示實(shí)驗(yàn)\t68
5．1 實(shí)驗(yàn)內(nèi)容\t68
5．2 實(shí)驗(yàn)原理\t68
5．3 實(shí)驗(yàn)步驟\t73
本章任務(wù)\t77
本章習(xí)題\t77
第6章矩陣鍵盤掃描實(shí)驗(yàn)\t78
6．1 實(shí)驗(yàn)內(nèi)容\t78
6．2 實(shí)驗(yàn)原理\t78
6．3 實(shí)驗(yàn)步驟\t85
本章任務(wù)\t90
本章習(xí)題\t91
第7章 OLED顯示實(shí)驗(yàn)\t92
7．1 實(shí)驗(yàn)內(nèi)容\t92
7．2 實(shí)驗(yàn)原理\t92
7．3 實(shí)驗(yàn)步驟\t96
本章任務(wù)\t105
本章習(xí)題\t105
第8章串口通信實(shí)驗(yàn)\t106
8．1 實(shí)驗(yàn)內(nèi)容\t106
8．2 實(shí)驗(yàn)原理\t106
8．3 實(shí)驗(yàn)步驟\t113
本章任務(wù)\t129
本章習(xí)題\t129
第9章讀寫外部EEPROM實(shí)驗(yàn)\t130
9．1 實(shí)驗(yàn)內(nèi)容\t130
9．2 實(shí)驗(yàn)原理\t130
9．3 實(shí)驗(yàn)步驟\t138
本章任務(wù)\t147
本章習(xí)題\t148
第10章讀寫外部Flash實(shí)驗(yàn)\t149
10．1 實(shí)驗(yàn)內(nèi)容\t149
10．2 實(shí)驗(yàn)原理\t149
10．3 實(shí)驗(yàn)步驟\t156
本章任務(wù)\t165
本章習(xí)題\t165
第11章 SHT20溫/濕度測(cè)量實(shí)驗(yàn)\t166
11．1 實(shí)驗(yàn)內(nèi)容\t166
11．2 實(shí)驗(yàn)原理\t166
11．3 實(shí)驗(yàn)步驟\t170
本章任務(wù)\t177
本章習(xí)題\t177
第12章 DAC實(shí)驗(yàn)\t178
12．1 實(shí)驗(yàn)內(nèi)容\t178
12．2 實(shí)驗(yàn)原理\t178
12．3 實(shí)驗(yàn)步驟\t188
本章任務(wù)\t194
本章習(xí)題\t194
第13章 ADC實(shí)驗(yàn)\t195
13．1 實(shí)驗(yàn)內(nèi)容\t195
13．2 實(shí)驗(yàn)原理\t195
本章任務(wù)\t203
本章習(xí)題\t203
附錄A FPGA開發(fā)常用模塊引腳約束\t204
附錄B 《Verilog HDL程序設(shè)計(jì)規(guī)范》
（LY-STD010 ―2019）簡(jiǎn)介\t207
附錄C ASCII碼表\t214
參考文獻(xiàn)\t215