高性能網絡處理器體系結構及關鍵技術

第1章 緒論
1.1 網絡處理器的興起與發(fā)展
1.1.1 網絡處理器的演化歷程
1.1.2 網絡處理器的特征結構
1.1.3 高性能網絡處理器的應用需求
1.2 高性能網絡處理器的設計挑戰(zhàn)
第2章 外相關工作
2.1 網絡處理器體系結構
2.1.1 控制流網絡處理器體系結構
2.1.2 數據流網絡處理器體系結構
2.2 網絡處理器硬件加速
2.2.1 協處理器與 指令
2.2.2 硬件加速資源合成
2.3 異構網絡處理器協同處理模式
2.3.1 Look-aside協同處理模型
2.3.2 In-1ine協同處理模型
2.4 本章小結
第3章 粗粒度數據流網絡處理器
3.1 粗粒度數據流網絡處理器結構
3.1.1 基本概念
3.1.2 DvnaNP體系結構
3.2 粗粒度數據流網絡處理器處理模型
3.2.1 核心處理單元
3.2.2 入口/出口管理引擎
3.2.3 共享資源訪問單元
3.2.4 全局調度器
3.3 硬件加速資源自動合成機制
3.3.1 整體設計
3.3.2 硬件加速資源選擇算法
3.3.3 DvnaHB工具鏈
3.4 處理資源分配調度機制
3.4.1 整體設計
3.4.2 處理資源靜態(tài)分配
3.4.3 令牌處理路徑動態(tài)調度
3.5 本章小結
第4章 可重構通用多核網絡處理器
4.1 可重構通用多核網絡處理器架構設計
4.1.1 問題和需求分析
4.1.2 PicoArch模型及其特點
4.1.3 PicoArch協同處理流程
4.2 可重構協同分組處理模型
4.2.1 整體設計
4.2.2 協議無關匹配部件
4.2.3 動作處理部件
4.3 協議無關可編程解析器
4.3.1 可編程解析器設計背景
4.3.2 可編程解析器設計
4.3.3 可編程解析器關鍵模塊設計
4.4 網絡功能快速重構技術
4.4.1 需求分析和方案設計