CMOS納米電子學(xué)：模擬和射頻超大規(guī)模集成電路

譯者序
前言
第一部分　射頻電路
第1章　模擬納米級CMOS電路2
1.1　引言2
1.2　柵漏電流對調(diào)節(jié)型共源共柵結(jié)構(gòu)的影響4
1.3　用于65 nm CMOS DVBH接收機的運算放大器6
1.4　采用65 nm CMOS工藝的電流模式濾波器9
1.5　低電源電壓下采用65 nm CMOS工藝的低延時比較器12
1.6　用于65 nm CMOS工藝直接轉(zhuǎn)換接收機的雙體混頻器16
1.7　總結(jié)18
致謝19
參考文獻19
第2章　無源混頻器收發(fā)機設(shè)計21
2.1　引言21
2.2　直接變頻接收機中的無源混頻器21
2.3　直接轉(zhuǎn)換發(fā)射機中的無源混頻器47
2.4　總結(jié)52
2.5　拓展A：共模和差模激勵53
2.6　拓展B：計算基帶中由基帶交流電壓激勵產(chǎn)生的基帶電流55
參考文獻57
第3章　利用包絡(luò)跟蹤技術(shù)設(shè)計用于寬帶無線應(yīng)用的便攜式高效極坐標(biāo)發(fā)射機60
3.1　引言60
3.2　極坐標(biāo)發(fā)射機綜述61
3.3　使用ET/EER的RF極坐標(biāo)發(fā)射機的系統(tǒng)設(shè)計注意事項64
3.4　基于ET的極坐標(biāo)發(fā)射機的包絡(luò)放大器設(shè)計69
3.5　基于ET的極坐標(biāo)發(fā)射機的單片飽和PA設(shè)計73
3.6　基于ET的極坐標(biāo)發(fā)射機的系統(tǒng)測量和仿真結(jié)果74
3.7　總結(jié)82
致謝83
參考文獻83
第4章　全數(shù)字射頻信號發(fā)生器87
4.1　引言87
4.2　笛卡兒發(fā)射機結(jié)構(gòu)88
4.3　用于數(shù)字發(fā)射機的高速單比特ΔΣ調(diào)制器設(shè)計90
4.4　單比特輸出開關(guān)級95
4.5　帶外濾波98
4.6　總結(jié)101
致謝101
參考文獻101
第5章　倍頻器設(shè)計：技巧和應(yīng)用103
5.1　引言103
5.2　超高速計算和通信系統(tǒng)中的倍頻器103
5.3　倍頻器中的噪聲概念104
5.4　單晶體管倍頻器105
5.5　具有內(nèi)部本振倍頻的混頻器107
5.6　奇數(shù)次倍頻器110
5.7　總結(jié)115
參考文獻115
第6章　可調(diào)諧CMOS射頻濾波器117
6.1　引言117
6.2　Q增強諧振器117
6.3　寬帶寬射頻濾波器122
6.4　自動調(diào)諧127
6.5　應(yīng)用131
6.6　總結(jié)135
參考文獻135
第7章　CMOS功率放大器的功率混頻器138
7.1　引言138
7.2　功率放大器設(shè)計的注意事項138
7.3　功率混頻器143
7.4　設(shè)計實例146
7.5　總結(jié)150
參考文獻150
第8章　用于無線通信的GaAs HBT線性功率放大器設(shè)計153
8.1　引言153
8.2　線性功率放大器設(shè)計153
8.3　最新功率放大器技術(shù)166
8.4　總結(jié)177
參考文獻178
第二部分　高速電路
第9章　高速串行I/O設(shè)計用于信道受限和功率受限的系統(tǒng)184
9.1　引言184
9.2　高速鏈路概述185
9.3　信道受限設(shè)計技術(shù)193
9.4　低功耗設(shè)計技術(shù)196
9.5　光互連200
9.6　總結(jié)209
參考文獻210
第10章　基于CDMA的高速片對片通信串?dāng)_消除技術(shù)218
10.1　引言218
10.2　高速I/O鏈路中的電信號219
10.3　基于CDMA的串?dāng)_消除226
10.4　均衡和計時231
10.5　基于CDMA的四線信號收發(fā)機234
10.6　總結(jié)239
參考文獻240
第11章　高速串行數(shù)據(jù)鏈路的均衡技術(shù)242
11.1　高速串行數(shù)據(jù)鏈路基礎(chǔ)242
11.2　信道均衡245
11.3　均衡器調(diào)諧方案256
11.4　總結(jié)264
致謝264
參考文獻265
第12章　ΔΣ分?jǐn)?shù)-N型鎖相環(huán)268
12.1　引言268
12.2　混合型有限沖激響應(yīng)噪聲濾波方法273
12.3　實際電路設(shè)計示例276
12.4　總結(jié)285
參考文獻285
第13章　延遲鎖相環(huán)的設(shè)計與應(yīng)用287
13.1　引言287
13.2　PLL與DLL287
13.3　DLL環(huán)路的動態(tài)特性288
13.4　DLL應(yīng)用290
參考文獻303
第14章　納米級處理器和存儲器中的數(shù)字時鐘發(fā)生器306
14.1　引言306
14.2　數(shù)字時鐘發(fā)生器307
14.3　用于高性能處理器的時鐘發(fā)生器的設(shè)計方法313
14.4　高速DRAM應(yīng)用中時鐘發(fā)生器的設(shè)計方法318
14.5　總結(jié)324
參考文獻324
第三部分　高精度電路
第15章　深亞微米CMOS技術(shù)中模擬電路的增益增強和低壓技術(shù)328
15.1　引言328
15.2　基本增益增強技術(shù)330
15.3　傳統(tǒng)運算放大器在fineline技術(shù)中的比較331
15.4　基于fineline技術(shù)的運算放大器增益提升方案334
15.5　使用部分正反饋和超級電壓跟隨器的增益提升338
15.6　低電壓技術(shù)340
15.7　總結(jié)343
參考文獻343
第16章　用于降低線性模擬CMOS集成電路低頻噪聲的互補開關(guān)MOSFET架構(gòu)346
16.1　引言346
16.2　互補式MOSFET架構(gòu)的原理348
16.3　對線性模擬CMOS集成電路的實現(xiàn)354
16.4　實驗驗證359
16.5　總結(jié)363
參考文獻363
第17章　具有基于軟件的校準(zhǔn)方案的寬帶高分辨率200 MHz帶通ΣΔ調(diào)制器366
17.1　引言366
17.2　帶通ΣΔ架構(gòu)367
17.3　基于軟件的校準(zhǔn)方案377
17.4　實驗結(jié)果381
17.5　總結(jié)382
致謝382
參考文獻383
第18章　電力線通信系統(tǒng)的模/數(shù)轉(zhuǎn)換規(guī)范385
18.1　引言385
18.2　PLC環(huán)境中的OFDM調(diào)制386
18.3　流行的ADC架構(gòu)395
18.4　基于整數(shù)除法的ADC架構(gòu)398
18.5　總結(jié)402
參考文獻403
第19章　LCD的數(shù)/模轉(zhuǎn)換器405
19.1　引言405
19.2　電阻串DAC407
19.3　電阻電容DAC408
19.4　分段線性DAC409
19.5　帶極性反相器的面積效率RDAC411
19.6　總結(jié)415
參考文獻416
第20章　1 V以下CMOS帶隙基準(zhǔn)設(shè)計技術(shù)概述418
20.1　引言418
20.2　1 V以下CMOS帶隙基準(zhǔn)的設(shè)計挑戰(zhàn)419
20.3　1 V以下CMOS帶隙基準(zhǔn)的設(shè)計421
20.4　總結(jié)433
致謝433
參考文獻436