電子電路版圖設(shè)計(jì)基礎(chǔ)

譯者序
原書(shū)序
原書(shū)前言
第1章　引言1
1.1　電子技術(shù)1
1.1.1　印制電路板技術(shù)2
1.1.2　混合技術(shù)4
1.1.3　半導(dǎo)體技術(shù)5
1.2　集成電路10
1.2.1　重要性和特點(diǎn)10
1.2.2　模擬、數(shù)字和數(shù)模混合電路11
1.2.3　摩爾定律和設(shè)計(jì)差異13
1.3　物理設(shè)計(jì)16
1.3.1　主要設(shè)計(jì)步驟16
1.3.2　集成電路的物理設(shè)計(jì)17
1.3.3　印制電路板的物理設(shè)計(jì)19
1.4　本書(shū)的動(dòng)機(jī)和結(jié)構(gòu)20
參考文獻(xiàn)22
第2章　專業(yè)知識(shí)：從硅到器件23
2.1　集成電路制造基礎(chǔ)23
2.2　硅基材料24
2.3　光刻25
2.3.1　基礎(chǔ)原理25
2.3.2　光刻膠26
2.3.3　光掩模和曝光26
2.3.4　對(duì)齊和對(duì)準(zhǔn)標(biāo)記28
2.3.5　物理設(shè)計(jì)參考29
2.4　成像誤差29
2.4.1　套刻誤差29
2.4.2　邊緣偏移30
2.4.3　衍射效應(yīng)31
2.4.4　物理設(shè)計(jì)參考32
2.5　氧化物層的涂覆和結(jié)構(gòu)化33
2.5.1　熱氧化34
2.5.2　沉積氧化34
2.5.3　刻蝕氧化結(jié)構(gòu)34
2.5.4　局部氧化36
2.5.5　物理設(shè)計(jì)參考37
2.6　摻雜38
2.6.1　背景38
2.6.2　擴(kuò)散39
2.6.3　離子注入40
2.6.4　物理設(shè)計(jì)參考41
2.7　硅層的生長(zhǎng)和結(jié)構(gòu)化43
2.7.1　同質(zhì)外延43
2.7.2　異質(zhì)外延和多晶硅45
2.7.3　物理設(shè)計(jì)參考46
2.8　金屬化46
2.8.1　基本原理46
2.8.2　無(wú)平坦化的金屬化結(jié)構(gòu)48
2.8.3　平坦化的金屬化結(jié)構(gòu)49
2.8.4　物理設(shè)計(jì)參考52
2.9　CMOS標(biāo)準(zhǔn)工藝54
2.9.1　基本原理：場(chǎng)效應(yīng)晶體管54
2.9.2　工藝選項(xiàng)57
2.9.3　FEOL：創(chuàng)建器件58
2.9.4　BEOL：連接器件61
參考文獻(xiàn)62
第3章　技術(shù)橋梁：接口、設(shè)計(jì)規(guī)則和庫(kù)63
3.1　電路數(shù)據(jù)：原理圖和網(wǎng)表64
3.1.1　電路的結(jié)構(gòu)描述64
3.1.2　電路描述中的理想化65
3.1.3　電路表示：網(wǎng)表和原理圖66
3.2　版圖數(shù)據(jù)：層和多邊形69
3.2.1　版圖數(shù)據(jù)的結(jié)構(gòu)69
3.2.2　如何閱讀版圖視圖72
3.2.3　圖形操作74
3.3　掩模數(shù)據(jù)：布局后處理78
3.3.1　概述78
3.3.2　芯片加工79
3.3.3　掩模版圖80
3.3.4　版圖到掩模制備81
3.4　幾何設(shè)計(jì)規(guī)則84
3.4.1　技術(shù)約束與幾何設(shè)計(jì)規(guī)則84
3.4.2　基本的幾何設(shè)計(jì)規(guī)則85
3.4.3　程序化幾何設(shè)計(jì)規(guī)則88
3.4.4　裸片裝配規(guī)則89
3.5　庫(kù)90
3.5.1　工藝設(shè)計(jì)包和基本器件庫(kù)91
3.5.2　單元庫(kù)92
3.5.3　印制電路板設(shè)計(jì)庫(kù)94
參考文獻(xiàn)96
第4章　物理設(shè)計(jì)的方法：模型、風(fēng)格、任務(wù)和流程97
4.1　設(shè)計(jì)流程97
4.2　設(shè)計(jì)模型102
4.2.1　三維設(shè)計(jì)空間102
4.2.2　Gajski-Kuhn Y圖104
4.3　設(shè)計(jì)風(fēng)格106
4.3.1　全定制和半定制設(shè)計(jì)106
4.3.2　自上而下、自下而上和中間相遇設(shè)計(jì)110
4.4　設(shè)計(jì)任務(wù)與工具111
4.4.1　創(chuàng)造：綜合111
4.4.2　檢查：分析112
4.4.3　消除缺陷：優(yōu)化113
4.5　物理設(shè)計(jì)優(yōu)化與約束113
4.5.1　優(yōu)化目標(biāo)113
4.5.2　約束范疇113
4.5.3　物理設(shè)計(jì)優(yōu)化114
4.6　模擬和數(shù)字設(shè)計(jì)流程115
4.6.1　模擬和數(shù)字設(shè)計(jì)截然不同115
4.6.2　模擬設(shè)計(jì)流程118
4.6.3　數(shù)字設(shè)計(jì)流程120
4.6.4　混合信號(hào)設(shè)計(jì)流程120
4.7　模擬設(shè)計(jì)自動(dòng)化的愿景122
4.7.1　“連續(xù)”版圖設(shè)計(jì)流程122
4.7.2　“自下而上與自上而下”的版圖設(shè)計(jì)流程124
參考文獻(xiàn)125
第5章　物理設(shè)計(jì)的步驟：從網(wǎng)表生成到布局后處理126
5.1　使用硬件描述語(yǔ)言生成網(wǎng)表126
5.1.1　概述和歷史126
5.1.2　元素和示例127
5.1.3　流程128
5.2　使用符號(hào)設(shè)計(jì)輸入生成網(wǎng)表129
5.2.1　概述129
5.2.2　元素和示例129
5.2.3　網(wǎng)表生成132
5.3　物理設(shè)計(jì)的主要步驟133
5.3.1　分區(qū)和布局規(guī)劃134
5.3.2　布局138
5.3.3　布線140
5.3.4　使用符號(hào)壓縮的物理設(shè)計(jì)143
5.3.5　使用標(biāo)準(zhǔn)單元的物理設(shè)計(jì)144
5.3.6　印制電路板的物理設(shè)計(jì)145
5.4　驗(yàn)證149
5.4.1　基本原理150
5.4.2　形式驗(yàn)證153
5.4.3　功能驗(yàn)證：仿真153
5.4.4　時(shí)序驗(yàn)證155
5.4.5　幾何驗(yàn)證：DRC、ERC156
5.4.6　提取和LVS158
5.5　布局后處理161
參考文獻(xiàn)163
第6章　模擬IC設(shè)計(jì)的特殊版圖技術(shù)164
6.1　方塊電阻：用正方形計(jì)算164
6.2　阱166
6.2.1　實(shí)施166
6.2.2　擊穿電壓168
6.2.3　電壓相關(guān)間距規(guī)則168
6.3　器件：版圖、連接和尺寸169
6.3.1　場(chǎng)效應(yīng)晶體管（MOSFET）169
6.3.2　電阻173
6.3.3　電容175
6.3.4　雙極型晶體管177
6.4　單元生成器：從參數(shù)到版圖179
6.4.1　概述179
6.4.2　示例180
6.5　對(duì)稱的重要性182
6.5.1　絕對(duì)精度和相對(duì)精度：巨大的區(qū)別182
6.5.2　通過(guò)匹配器件獲得對(duì)稱性183
6.6　版圖匹配概念184
6.6.1　內(nèi)部器件邊緣效應(yīng)的匹配概念185
6.6.2　未知梯度的匹配概念190
6.6.3　外部器件邊緣效應(yīng)的匹配概念193
6.6.4　已知梯度的匹配概念193
6.6.5　方向相關(guān)效應(yīng)的匹配概念194
6.6.6　匹配概念總結(jié)196
參考文獻(xiàn)197
第7章　解決物理設(shè)計(jì)中的可靠性問(wèn)題198
7.1　硅中的寄生效應(yīng)198
7.1.1　襯底去偏置198
7.1.2　注入少數(shù)載流子201
7.1.3　閂鎖效應(yīng)203
7.1.4　p-n結(jié)的擊穿電壓（又稱阻斷能力）205
7.2　表面效應(yīng)206
7.2.1　寄生通道效應(yīng)206
7.2.2　熱載流子注入208
7.3　互連寄生209
7.3.1　線路損耗210
7.3.2　信號(hào)失真210
7.3.3　串?dāng)_212
7.4　過(guò)電壓保護(hù)212
7.4.1　靜電放電（ESD）212
7.4.2　天線效應(yīng)221
7.5　金屬中的遷移效應(yīng)224
7.5.1　電遷移225
7.5.2　熱遷移226
7.5.3　應(yīng)力遷移227
7.5.4　緩解電遷移229
7.5.5　緩解熱遷移和應(yīng)力遷移232
參考文獻(xiàn)233