國產(chǎn)FPGA權(quán)威開發(fā)指南：基于PANGO Logos2系列器件及PDS軟件

目 錄
第1章 FPGA產(chǎn)品及廠商介紹 1
1.1 FPGA產(chǎn)品介紹 1
1.2 FPGA市場及應(yīng)用 2
1.3 FPGA主要廠商介紹 4
第2章 紫光同創(chuàng)FPGA產(chǎn)品介紹 7
2.1 紫光同創(chuàng)FPGA產(chǎn)品系列 7
2.2 紫光同創(chuàng)FPGA應(yīng)用開發(fā)流程（Quick Start） 10
2.2.1 新建工程 10
2.2.2 添加設(shè)計文件 15
2.2.3 編譯 15
2.2.4 工程約束 16
2.2.5 綜合 17
2.2.6 設(shè)備映射 17
2.2.7 布局布線 17
2.2.8 生成位流文件 17
2.2.9 下載位流文件并將其固化到外部Flash 18
第3章 Logos2系列FPGA的單板硬件設(shè)計方法 21
3.1 電源設(shè)計說明 21
3.1.1 器件推薦工作電壓 21
3.1.2 上、下電順序要求 21
3.1.3 電容參數(shù)要求 22
3.1.4 電源設(shè)計的其他要求 23
3.2 時鐘設(shè)計說明 23
3.2.1 時鐘引腳說明 23
3.2.2 時鐘設(shè)計的其他要求 24
3.3 配置設(shè)計說明 24
3.4 HSSTLP設(shè)計說明 24
3.4.1 HSSTLP的引腳說明 24
3.4.2 HSSTLP的硬核推薦工作電壓 25
3.4.3 HSSTLP電源濾波電容要求 25
3.4.4 HSSTLP設(shè)計的其他要求 26
3.5 LVDS設(shè)計說明 26
3.6 DDR3設(shè)計說明 26
3.6.1 原理圖設(shè)計說明 26
3.6.2 PCB設(shè)計說明 27
3.7 其他特別引腳說明 28
3.8 MES2L676-100HP開發(fā)板說明 28
3.8.1 MES2L676-100HP開發(fā)板簡介 28
3.8.2 MES2L676-100HP開發(fā)板的硬件設(shè)計說明 29
第4章 Logos2系列FPGA的可編程邏輯陣列 33
4.1 Logos2系列FPGA的可配置邏輯模塊 33
4.1.1 CLM結(jié)構(gòu)及硬件特性介紹 33
4.1.2 CLM的工作模式及調(diào)用方法 35
4.1.3 CLM的常見問題解答 36
4.2 Logos2系列FPGA的專用RAM模塊（DRM） 37
4.2.1 DRM結(jié)構(gòu)及硬件特性介紹 37
4.2.2 DRM的工作模式及調(diào)用方法 38
4.2.3 DRM常見問題解答 41
4.3 Logos2系列FPGA的算術(shù)處理單元（APM） 42
4.3.1 APM結(jié)構(gòu)及硬件特性介紹 42
4.3.2 APM的工作模式介紹 44
4.3.3 APM常見問題解答 48
4.4 Logos2系列FPGA的時鐘資源 48
4.4.1 時鐘資源介紹 48
4.4.2 時鐘資源調(diào)用方法 53
4.4.3 時鐘資源使用實戰(zhàn)與常見問題 55
4.5 Logos2系列FPGA的輸入輸出 56
4.5.1 輸入輸出（IOB）的結(jié)構(gòu)及硬件特性 56
4.5.2 基于IOB的ISREDES和OSREDES 60
4.5.3 IOB的常見問題 61
4.6 Logos2系列FPGA的模數(shù)轉(zhuǎn)換模塊 61
4.6.1 模數(shù)轉(zhuǎn)換模塊的結(jié)構(gòu)及硬件特性介紹 62
4.6.2 模數(shù)轉(zhuǎn)換模塊的調(diào)用方法與實戰(zhàn) 63
4.6.3 模數(shù)轉(zhuǎn)換模塊的常見問題 65
4.7 Logos2系列FPGA的可編程邏輯陣列實驗 65
4.7.1 實現(xiàn)基于CLM的分布式RAM 65
4.7.2 實現(xiàn)基于DRAM的單端口RAM 66
4.7.3 基于APM的DSP_mult模塊實現(xiàn)乘法運算 66
4.7.4 基于APM的DSP_mult_as_cas模塊實現(xiàn)乘累加運算 67
4.7.5 基于PLL動態(tài)調(diào)整HDMI_PLL 68
4.7.6 基于ADC硬核讀取內(nèi)部電壓及溫度 68
第5章 Logos2系列FPGA的配置模塊 69
5.1 配置模式詳解 69
5.1.1 概述 69
5.1.2 配置模式描述 70
5.2 PCIe快速加載 81
5.2.1 概述 81
5.2.2 功能描述 81
5.2.3 第一區(qū)域位流加載時間說明 81
5.3 遠(yuǎn)程升級 82
5.3.1 概述 82
5.3.2 遠(yuǎn)程升級方案 82
5.4 設(shè)計保護 85
5.4.1 位流加密 85
5.4.2 回讀保護 86
5.4.3 位流認(rèn)證 86
5.4.4 DPA保護 87
5.4.5 用戶標(biāo)識符 88
5.4.6 JTAG接口安全管理 88
5.4.7 eFUSE 88
5.5 MES2L676-100HP開發(fā)板配置案例 89
5.5.1 基于MES2L676-100HP開發(fā)板的遠(yuǎn)程升級案例 89
5.6.2 基于MES2L676-100HP開發(fā)板的設(shè)計保護案例 95
第6章 PDS軟件應(yīng)用說明 101
6.1 PDS軟件使用說明 101
6.1.1 PDS軟件的工程開發(fā)流程 101
6.1.2 PDS軟件的插件工具 102
6.2 軟件約束 103
6.2.1 時序約束 103
6.2.2 IO引腳約束 104
6.2.3 物理約束 104
6.2.4 屬性設(shè)置 104
6.3 工程設(shè)置 105
6.3.1 編譯設(shè)置 106
6.3.2 綜合設(shè)置 106
6.3.3 設(shè)備映射設(shè)置 107
6.3.4 布局布線設(shè)置 109
6.3.5 時序報告設(shè)置 114
6.4 工程報告分析 115
6.4.1 綜合報告分析 115
6.4.2 設(shè)備映射報告分析 116
6.4.3 布局布線報告分析 117
6.5 工程策略實踐 118
6.5.1 綜合優(yōu)化處理策略 118
6.5.2 時鐘規(guī)劃問題的處理策略 120
6.5.3 布局問題的處理策略 121
6.5.4 布線問題的處理策略 123
6.5.5 設(shè)計建議 125
6.6 PDS軟件的位流生成和配置說明 129
6.6.1 PDS軟件的位流生成 129
6.6.2 PDS軟件配置說明 130
6.7 PDS軟件的在線調(diào)試工具 132
6.7.1 Inserter和Debugger工具說明 132
6.7.2 在線調(diào)試指南 133
6.8 PDS的時序約束實例 134
6.8.1 時序約束的種類 134
6.8.2 時序例外約束 135
第7章 Logos2系列FPGA的接口應(yīng)用方法 139
7.1 LVDS應(yīng)用方法 139
7.1.1 LVDS IP應(yīng)用 139
7.1.2 LVDS應(yīng)用案例 140
7.2 DDR3應(yīng)用方法 144
7.2.1 DDR3 IP應(yīng)用 144
7.2.2 DDR3應(yīng)用案例 146
7.3 HSST應(yīng)用方法 151
7.3.1 HSST IP應(yīng)用 151
7.3.2 HSST IP的應(yīng)用案例 157
7.4 以太網(wǎng)應(yīng)用方法 164
7.4.1 SGMII over LVDS IP的應(yīng)用 164
7.4.2 SGMII 1GbE IP的應(yīng)用 166
7.4.3 QSGMII IP的應(yīng)用 167
7.4.4 XAUI IP的應(yīng)用 168
7.4.5 TSMAC IP的應(yīng)用 169
7.4.6 TSMAC IP的應(yīng)用案例 170
7.5 PCIe應(yīng)用方法 173
7.5.1 PCIe IP應(yīng)用 173
7.5.2 PCIe IP的應(yīng)用案例 177
第8章 典型應(yīng)用及實戰(zhàn)案例 181
8.1 Logos2系列FPGA典型應(yīng)用 181
8.1.1 硬件控制管理應(yīng)用 181
8.1.2 視頻圖像處理應(yīng)用 183
8.1.3 無線微波應(yīng)用 184
8.1.4 有線光網(wǎng)絡(luò)家庭網(wǎng)關(guān)的應(yīng)用 186
8.2 實戰(zhàn)案例 187
8.2.1 PCIE掛機斷鏈分析 187
8.2.2 CPLD調(diào)試總結(jié) 194
附錄A 名詞術(shù)語解釋 202